1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
331
332
333
334
335
336
337
338
339
340
341
342
343
344
345
346
347
348
349
350
351
352
353
354
355
356
357
358
359
360
361
362
363
364
365
366
367
368
369
370
371
372
373
374
375
376
377
378
379
380
381
382
383
384
385
386
387
388
389
390
391
392
393
394
395
396
397
398
399
400
401
402
403
404
405
406
407
408
409
410
411
412
413
414
415
416
417
418
419
420
421
422
423
424
425
426
427
428
429
430
431
432
433
434
435
436
437
438
439
440
441
442
443
444
445
446
447
448
449
450
451
452
453
454
455
456
457
458
459
460
461
462
463
464
465
466
467
468
469
470
471
472
473
474
475
476
477
478
479
480
481
482
483
484
485
486
487
488
489
490
491
492
493
494
495
496
497
498
499
500
501
502
503
504
505
506
507
508
509
510
511
512
513
514
515
516
517
518
519
520
521
522
523
524
525
526
527
528
529
530
531
532
533
534
535
536
537
538
539
540
541
542
543
544
545
546
547
548
549
550
551
552
553
554
555
556
557
558
559
560
561
562
563
564
565
566
567
568
569
570
571
572
573
574
575
576
577
578
579
580
581
582
583
584
585
586
587
588
589
590
591
592
593
594
595
596
597
598
599
600
601
602
603
604
605
606
607
608
609
610
611
612
613
614
615
616
617
618
619
620
621
622
623
624
625
626
627
628
629
630
631
632
633
634
635
636
637
638
639
640
641
642
643
644
645
646
647
648
649
650
651
652
653
654
655
656
657
658
659
660
661
662
663
664
665
666
667
668
669
670
671
672
673
674
675
676
677
678
679
680
681
682
683
684
685
686
687
688
689
690
691
692
693
694
695
696
697
698
699
700
701
702
703
704
705
706
707
708
709
710
711
712
713
714
715
716
717
718
719
720
721
722
723
724
725
726
727
728
729
730
731
732
733
734
735
736
737
738
739
740
741
742
743
744
745
746
747
748
749
750
751
752
753
754
755
756
757
758
759
760
761
762
763
764
765
766
767
768
769
770
771
772
773
774
775
776
777
778
779
780
781
782
783
784
785
786
787
788
789
790
791
792
793
794
795
796
797
798
799
800
801
802
803
804
805
806
807
808
809
810
811
812
813
814
815
816
817
818
819
820
821
822
823
824
825
826
827
828
829
830
831
832
833
834
835
836
837
838
839
840
841
842
843
844
845
846
847
848
849
850
851
852
853
854
855
856
857
858
859
860
861
862
863
864
865
866
867
868
869
870
871
872
873
874
875
876
877
878
879
880
881
882
883
884
885
886
887
888
889
890
891
892
893
894
895
896
897
898
899
900
901
902
903
904
905
906
907
908
909
910
911
912
913
914
915
916
917
918
919
920
921
922
923
924
925
926
927
928
929
930
931
932
933
934
935
936
937
938
939
940
941
942
943
944
945
946
947
948
949
950
951
952
953
954
955
956
957
958
959
960
961
962
963
964
965
966
967
968
969
970
971
972
973
974
975
976
977
978
979
980
981
982
983
984
985
986
987
988
989
990
991
992
993
994
995
996
997
998
999
1000
1001
1002
1003
1004
1005
1006
1007
1008
1009
1010
1011
1012
1013
1014
1015
1016
1017
1018
1019
1020
1021
1022
1023
1024
1025
1026
1027
1028
1029
1030
1031
1032
1033
1034
1035
1036
1037
1038
1039
1040
1041
1042
1043
1044
1045
1046
1047
1048
1049
1050
1051
1052
1053
1054
1055
1056
1057
1058
1059
1060
1061
1062
1063
1064
1065
1066
1067
1068
1069
1070
1071
1072
1073
1074
1075
1076
1077
1078
1079
1080
1081
1082
1083
1084
1085
1086
1087
1088
1089
1090
1091
1092
1093
1094
1095
1096
1097
1098
1099
1100
1101
1102
1103
1104
1105
1106
1107
1108
1109
1110
1111
1112
1113
1114
1115
1116
1117
1118
1119
1120
1121
1122
1123
1124
1125
1126
1127
1128
1129
1130
1131
1132
1133
1134
1135
1136
1137
1138
1139
1140
1141
1142
1143
1144
1145
1146
1147
1148
1149
1150
1151
1152
1153
1154
1155
1156
1157
1158
1159
1160
1161
1162
1163
1164
1165
1166
1167
1168
1169
1170
1171
1172
1173
1174
1175
1176
1177
1178
1179
1180
1181
1182
1183
1184
1185
1186
1187
1188
1189
1190
1191
1192
1193
1194
1195
1196
1197
1198
1199
1200
1201
1202
1203
1204
1205
1206
1207
1208
1209
1210
1211
1212
1213
1214
1215
1216
1217
1218
1219
1220
1221
1222
1223
1224
1225
1226
1227
1228
1229
1230
1231
1232
1233
1234
1235
1236
1237
1238
1239
1240
1241
1242
1243
1244
1245
1246
1247
1248
1249
1250
1251
1252
1253
1254
1255
1256
1257
1258
1259
1260
1261
1262
1263
1264
1265
1266
1267
1268
1269
1270
1271
1272
1273
1274
1275
1276
1277
1278
1279
1280
1281
1282
1283
1284
1285
1286
1287
1288
1289
1290
1291
1292
1293
1294
1295
1296
1297
1298
1299
1300
1301
1302
1303
1304
1305
1306
1307
1308
1309
1310
1311
1312
|
// Copyright 2015 The Go Authors. All rights reserved.
// Use of this source code is governed by a BSD-style
// license that can be found in the LICENSE file.
// This input was created by taking the instruction productions in
// the old assembler's (9a's) grammar and hand-writing complete
// instructions for each rule, to guarantee we cover the same space.
#include "../../../../../runtime/textflag.h"
TEXT foo(SB),DUPOK|NOSPLIT,$0
//inst:
//
// load ints and bytes
//
// LMOVW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, R2
// LMOVW addr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW foo<>+4(SB), R2
MOVW 16(R1), R2
// LMOVW regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW (R1), R2
MOVW (R1+R2), R3 // MOVW (R1)(R2*1), R3
// LMOVB rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, R2
// LMOVB addr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB foo<>+3(SB), R2
MOVB 16(R1), R2
// LMOVB regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB (R1), R2
MOVB (R1+R2), R3 // MOVB (R1)(R2*1), R3
//
// load floats
//
// LFMOV addr ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD foo<>+4(SB), F2
FMOVD 16(R1), F2
// LFMOV regaddr ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD (R1), F2
// LFMOV fimm ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD $0.1, F2 // FMOVD $(0.10000000000000001), F2
// LFMOV freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F1, F2
// LFMOV freg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F2, foo<>+4(SB)
FMOVD F2, 16(R1)
// LFMOV freg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F2, (R1)
//
// store ints and bytes
//
// LMOVW rreg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, foo<>+3(SB)
MOVW R1, 16(R2)
// LMOVW rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, (R1)
MOVW R1, (R2+R3) // MOVW R1, (R2)(R3*1)
// LMOVB rreg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB R1, foo<>+3(SB)
MOVB R1, 16(R2)
// LMOVB rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB R1, (R1)
MOVB R1, (R2+R3) // MOVB R1, (R2)(R3*1)
//
// store floats
//
// LMOVW freg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F1, foo<>+4(SB)
FMOVD F1, 16(R2)
// LMOVW freg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F1, (R1)
//
// floating point status
//
// LMOVW fpscr ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL FPSCR, F1
// LMOVW freg ',' fpscr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL F1, FPSCR
// LMOVW freg ',' imm ',' fpscr
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
MOVFL F1, $4, FPSCR
// LMOVW fpscr ',' creg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL FPSCR, CR0
// LMTFSB imm ',' con
// {
// outcode(int($1), &$2, int($4), &nullgen);
// }
//TODO 9a doesn't work MTFSB0 $4, 4
//
// field moves (mtcrf)
//
// LMOVW rreg ',' imm ',' lcr
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
// TODO 9a doesn't work MOVFL R1,$4,CR
// LMOVW rreg ',' creg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, CR1
// LMOVW rreg ',' lcr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, CR
//
// integer operations
// logical instructions
// shift instructions
// unary instructions
//
// LADDW rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
ADD R1, R2, R3
// LADDW imm ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
ADD $1, R2, R3
// LADDW rreg ',' imm ',' rreg
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
//TODO 9a trouble ADD R1, $2, R3 maybe swap rreg and imm
// LADDW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
ADD R1, R2
// LADDW imm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
ADD $4, R1
// LLOGW rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
ADDE R1, R2, R3
// LLOGW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
ADDE R1, R2
// LSHW rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
SLW R1, R2, R3
// LSHW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
SLW R1, R2
// LSHW imm ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
SLW $4, R1, R2
// LSHW imm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
SLW $4, R1
// LABS rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
SLW $4, R1
// LABS rreg
// {
// outcode(int($1), &$2, 0, &$2);
// }
SUBME R1 // SUBME R1, R1
//
// multiply-accumulate
//
// LMA rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
//TODO this instruction is undefined in lex.go LMA R1, R2, R3 NOT SUPPORTED (called MAC)
//
// move immediate: macro for cau+or, addi, addis, and other combinations
//
// LMOVW imm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW $1, R1
// LMOVW ximm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW $1, R1
MOVW $foo(SB), R1
// condition register operations
//
// LCROP cbit ',' cbit
// {
// outcode(int($1), &$2, int($4.Reg), &$4);
// }
//TODO 9a trouble CREQV 1, 2 delete? liblink encodes like a divide (maybe wrong too)
// LCROP cbit ',' con ',' cbit
// {
// outcode(int($1), &$2, int($4), &$6);
// }
//TODO 9a trouble CREQV 1, 2, 3
//
// condition register moves
// move from machine state register
//
// LMOVW creg ',' creg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL CR0, CR1
// LMOVW psr ',' creg // TODO: should psr should be fpscr
// {
// outcode(int($1), &$2, 0, &$4);
// }
//TODO 9a trouble MOVW FPSCR, CR1
// LMOVW lcr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW CR, R1
// LMOVW psr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW SPR(0), R1
MOVW SPR(7), R1
// LMOVW xlreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW LR, R1
MOVW CTR, R1
// LMOVW rreg ',' xlreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, LR
MOVW R1, CTR
// LMOVW creg ',' psr // TODO doesn't exist
// {
// outcode(int($1), &$2, 0, &$4);
// }
//TODO 9a trouble MOVW CR1, SPR(7)
// LMOVW rreg ',' psr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, SPR(7)
//
// branch, branch conditional
// branch conditional register
// branch conditional to count register
//
// LBRA rel
// {
// outcode(int($1), &nullgen, 0, &$2);
// }
BEQ CR1, 2(PC)
label0:
BR 1(PC) // JMP 1(PC)
BEQ CR1, 2(PC)
BR label0+0 // JMP 62
// LBRA addr
// {
// outcode(int($1), &nullgen, 0, &$2);
// }
BEQ CR1, 2(PC)
BR LR // JMP LR
BEQ CR1, 2(PC)
// BR 0(R1) // TODO should work
BEQ CR1, 2(PC)
BR foo+0(SB) // JMP foo(SB)
// LBRA '(' xlreg ')'
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
BEQ CR1, 2(PC)
BR (CTR) // JMP CTR
// LBRA ',' rel // asm doesn't support the leading comma
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
// LBRA ',' addr // asm doesn't support the leading comma
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
// LBRA ',' '(' xlreg ')' // asm doesn't support the leading comma
// {
// outcode(int($1), &nullgen, 0, &$4);
// }
// LBRA creg ',' rel
// {
// outcode(int($1), &$2, 0, &$4);
// }
label1:
BEQ CR1, 1(PC)
BEQ CR1, label1 // BEQ CR1, 72
// LBRA creg ',' addr // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &$2, 0, &$4);
// }
// LBRA creg ',' '(' xlreg ')' // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &$2, 0, &$5);
// }
// LBRA con ',' rel // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &nullgen, int($2), &$4);
// }
// LBRA con ',' addr // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &nullgen, int($2), &$4);
// }
// LBRA con ',' '(' xlreg ')'
// {
// outcode(int($1), &nullgen, int($2), &$5);
// }
// BC 4, (CTR) // TODO - should work
// LBRA con ',' con ',' rel
// {
// var g obj.Addr
// g = nullgen;
// g.Type = obj.TYPE_CONST;
// g.Offset = $2;
// outcode(int($1), &g, int(REG_R0+$4), &$6);
// }
// BC 3, 4, label1 // TODO - should work
// LBRA con ',' con ',' addr // TODO mystery
// {
// var g obj.Addr
// g = nullgen;
// g.Type = obj.TYPE_CONST;
// g.Offset = $2;
// outcode(int($1), &g, int(REG_R0+$4), &$6);
// }
//TODO 9a trouble BC 3, 3, 4(R1)
// LBRA con ',' con ',' '(' xlreg ')'
// {
// var g obj.Addr
// g = nullgen;
// g.Type = obj.TYPE_CONST;
// g.Offset = $2;
// outcode(int($1), &g, int(REG_R0+$4), &$7);
// }
BC 3, 3, (LR) // BC $3, R3, LR
//
// conditional trap // TODO NOT DEFINED
// TODO these instructions are not in lex.go
//
// LTRAP rreg ',' sreg
// {
// outcode(int($1), &$2, int($4), &nullgen);
// }
// LTRAP imm ',' sreg
// {
// outcode(int($1), &$2, int($4), &nullgen);
// }
// LTRAP rreg comma
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
// LTRAP comma
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
//
// floating point operate
//
// LFCONV freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FABS F1, F2
// LFADD freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FADD F1, F2
// LFADD freg ',' freg ',' freg
// {
// outcode(int($1), &$2, int($4.Reg), &$6);
// }
FADD F1, F2, F3
// LFMA freg ',' freg ',' freg ',' freg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
FMADD F1, F2, F3, F4
// LFCMP freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FCMPU F1, F2
// LFCMP freg ',' freg ',' creg
// {
// outcode(int($1), &$2, int($6.Reg), &$4);
// }
// FCMPU F1, F2, CR0
// FTDIV FRA, FRB, BF produces
// ftdiv BF, FRA, FRB
FTDIV F1,F2,$7
// FTSQRT FRB, BF produces
// ftsqrt BF, FRB
FTSQRT F2,$7
// FCFID
// FCFIDS
FCFID F2,F3
FCFIDCC F3,F3
FCFIDS F2,F3
FCFIDSCC F2,F3
//
// CMP
//
// LCMP rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
CMP R1, R2
// LCMP rreg ',' imm
// {
// outcode(int($1), &$2, 0, &$4);
// }
CMP R1, $4
// LCMP rreg ',' rreg ',' creg
// {
// outcode(int($1), &$2, int($6.Reg), &$4);
// }
CMP R1, R2, CR0 // CMP R1, CR0, R2
// LCMP rreg ',' imm ',' creg
// {
// outcode(int($1), &$2, int($6.Reg), &$4);
// }
CMP R1, $4, CR0 // CMP R1, CR0, $4
// CMPB RS,RB,RA produces
// cmpb RA,RS,RB
CMPB R2,R2,R1
// CMPEQB RA,RB,BF produces
// cmpeqb BF,RA,RB
CMPEQB R1, R2, CR0
//
// rotate extended mnemonics map onto other shift instructions
//
ROTL $12,R2,R3
ROTL R2,R3,R4
ROTLW $9,R2,R3
ROTLW R2,R3,R4
//
// rotate and mask
//
// LRLWM imm ',' rreg ',' imm ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLDC $4, R1, $16, R2
// LRLWM imm ',' rreg ',' mask ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLDC $26, R1, 4, 5, R2 // RLDC $26, R1, $201326592, R2
// LRLWM rreg ',' rreg ',' imm ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLDCL R1, R2, $7, R3
// LRLWM rreg ',' rreg ',' mask ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLWMI R1, R2, 4, 5, R3 // RLWMI R1, R2, $201326592, R3
// opcodes added with constant shift counts, not masks
RLDICR $3, R2, $24, R4
RLDICL $1, R2, $61, R6
RLDIMI $7, R2, $52, R7
// opcodes for right and left shifts, const and reg shift counts
SLD $4, R3, R4
SLD R2, R3, R4
SLW $4, R3, R4
SLW R2, R3, R4
SRD $8, R3, R4
SRD R2, R3, R4
SRW $8, R3, R4
SRW R2, R3, R4
//
// load/store multiple
//
// LMOVMW addr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
// MOVMW foo+0(SB), R2 // TODO TLS broke this!
MOVMW 4(R1), R2
// LMOVMW rreg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
// MOVMW R1, foo+0(SB) // TODO TLS broke this!
MOVMW R1, 4(R2)
//
// various indexed load/store
// indexed unary (eg, cache clear)
//
// LXLD regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
LSW (R1), R2
LSW (R1+R2), R3 // LSW (R1)(R2*1), R3
// LXLD regaddr ',' imm ',' rreg
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
LSW (R1), $1, R2
LSW (R1+R2), $1, R3 // LSW (R1)(R2*1), $1, R3
// LXST rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
STSW R1, (R2)
STSW R1, (R2+R3) // STSW R1, (R2)(R3*1)
// LXST rreg ',' imm ',' regaddr
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
STSW R1, $1, (R2)
STSW R1, $1, (R2+R3) // STSW R1, $1, (R2)(R3*1)
// LXMV regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVHBR (R1), R2
MOVHBR (R1+R2), R3 // MOVHBR (R1)(R2*1), R3
// LXMV rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVHBR R1, (R2)
MOVHBR R1, (R2+R3) // MOVHBR R1, (R2)(R3*1)
// LXOP regaddr
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
DCBF (R1)
DCBF (R1+R2) // DCBF (R1)(R2*1)
DCBF (R1), $1
DCBF (R1)(R2*1), $1
DCBT (R1), $1
DCBT (R1)(R2*1), $1
// LDMX (RB)(RA*1),RT produces
// ldmx RT,RA,RB
LDMX (R2)(R1*1), R3
// Population count, X-form
// <MNEMONIC> RS,RA produces
// <mnemonic> RA,RS
POPCNTD R1,R2
POPCNTW R1,R2
POPCNTB R1,R2
// Copysign
FCPSGN F1,F2,F3
// Random number generator, X-form
// DARN L,RT produces
// darn RT,L
DARN $1, R1
// Copy/Paste facility
// <MNEMONIC> RB,RA produces
// <mnemonic> RA,RB
COPY R2,R1
PASTECC R2,R1
// Modulo signed/unsigned double/word X-form
// <MNEMONIC> RA,RB,RT produces
// <mnemonic> RT,RA,RB
MODUD R3,R4,R5
MODUW R3,R4,R5
MODSD R3,R4,R5
MODSW R3,R4,R5
// VMX instructions
// Described as:
// <instruction type>, <instruction format>
// <go asm operand order> produces
// <Power ISA operand order>
// Vector load, VX-form
// <MNEMONIC> (RB)(RA*1),VRT produces
// <mnemonic> VRT,RA,RB
LVEBX (R1)(R2*1), V0
LVEHX (R3)(R4*1), V1
LVEWX (R5)(R6*1), V2
LVX (R7)(R8*1), V3
LVXL (R9)(R10*1), V4
LVSL (R11)(R12*1), V5
LVSR (R14)(R15*1), V6
// Vector store, VX-form
// <MNEMONIC> VRT,(RB)(RA*1) produces
// <mnemonic> VRT,RA,RB
STVEBX V31, (R1)(R2*1)
STVEHX V30, (R2)(R3*1)
STVEWX V29, (R4)(R5*1)
STVX V28, (R6)(R7*1)
STVXL V27, (R9)(R9*1)
// Vector AND, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VAND V10, V9, V8
VANDC V15, V14, V13
VNAND V19, V18, V17
// Vector OR, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VOR V26, V25, V24
VORC V23, V22, V21
VNOR V20, V19, V18
VXOR V17, V16, V15
VEQV V14, V13, V12
// Vector ADD, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VADDUBM V3, V2, V1
VADDUHM V3, V2, V1
VADDUWM V3, V2, V1
VADDUDM V3, V2, V1
VADDUQM V3, V2, V1
VADDCUQ V3, V2, V1
VADDCUW V3, V2, V1
VADDUBS V3, V2, V1
VADDUHS V3, V2, V1
VADDUWS V3, V2, V1
VADDSBS V3, V2, V1
VADDSHS V3, V2, V1
VADDSWS V3, V2, V1
// Vector ADD extended, VA-form
// <MNEMONIC> VRA,VRB,VRC,VRT produces
// <mnemonic> VRT,VRA,VRB,VRC
VADDEUQM V4, V3, V2, V1
VADDECUQ V4, V3, V2, V1
// Vector multiply, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VMULESB V2, V3, V1
VMULOSB V2, V3, V1
VMULEUB V2, V3, V1
VMULOUB V2, V3, V1
VMULESH V2, V3, V1
VMULOSH V2, V3, V1
VMULEUH V2, V3, V1
VMULOUH V2, V3, V1
VMULESW V2, V3, V1
VMULOSW V2, V3, V1
VMULEUW V2, V3, V1
VMULOUW V2, V3, V1
VMULUWM V2, V3, V1
// Vector polynomial multiply-sum, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VPMSUMB V2, V3, V1
VPMSUMH V2, V3, V1
VPMSUMW V2, V3, V1
VPMSUMD V2, V3, V1
// Vector multiply-sum, VA-form
// <MNEMONIC> VRA, VRB, VRC, VRT produces
// <mnemonic> VRT, VRA, VRB, VRC
VMSUMUDM V4, V3, V2, V1
// Vector SUB, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VSUBUBM V3, V2, V1
VSUBUHM V3, V2, V1
VSUBUWM V3, V2, V1
VSUBUDM V3, V2, V1
VSUBUQM V3, V2, V1
VSUBCUQ V3, V2, V1
VSUBCUW V3, V2, V1
VSUBUBS V3, V2, V1
VSUBUHS V3, V2, V1
VSUBUWS V3, V2, V1
VSUBSBS V3, V2, V1
VSUBSHS V3, V2, V1
VSUBSWS V3, V2, V1
// Vector SUB extended, VA-form
// <MNEMONIC> VRA,VRB,VRC,VRT produces
// <mnemonic> VRT,VRA,VRB,VRC
VSUBEUQM V4, V3, V2, V1
VSUBECUQ V4, V3, V2, V1
// Vector rotate, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VRLB V2, V1, V0
VRLH V2, V1, V0
VRLW V2, V1, V0
VRLD V2, V1, V0
// Vector shift, VX-form
// <MNEMONIC> VRA,VRB,VRT
// <mnemonic> VRT,VRA,VRB
VSLB V2, V1, V0
VSLH V2, V1, V0
VSLW V2, V1, V0
VSL V2, V1, V0
VSLO V2, V1, V0
VSRB V2, V1, V0
VSRH V2, V1, V0
VSRW V2, V1, V0
VSR V2, V1, V0
VSRO V2, V1, V0
VSLD V2, V1, V0
VSRD V2, V1, V0
VSRAB V2, V1, V0
VSRAH V2, V1, V0
VSRAW V2, V1, V0
VSRAD V2, V1, V0
// Vector shift by octect immediate, VA-form with SHB 4-bit field
// <MNEMONIC> SHB,VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB,SHB
VSLDOI $4, V2, V1, V0
// Vector merge odd and even word
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VMRGOW V4,V5,V6
VMRGEW V4,V5,V6
// Vector count, VX-form
// <MNEMONIC> VRB,VRT produces
// <mnemonic> VRT,VRB
VCLZB V4, V5
VCLZH V4, V5
VCLZW V4, V5
VCLZD V4, V5
VPOPCNTB V4, V5
VPOPCNTH V4, V5
VPOPCNTW V4, V5
VPOPCNTD V4, V5
// Vector compare, VC-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
// * Note: 'CC' suffix denotes Rc=1
// i.e. vcmpequb. v3,v1,v2 equals VCMPEQUBCC V1,V2,V3
VCMPEQUB V3, V2, V1
VCMPEQUBCC V3, V2, V1
VCMPEQUH V3, V2, V1
VCMPEQUHCC V3, V2, V1
VCMPEQUW V3, V2, V1
VCMPEQUWCC V3, V2, V1
VCMPEQUD V3, V2, V1
VCMPEQUDCC V3, V2, V1
VCMPGTUB V3, V2, V1
VCMPGTUBCC V3, V2, V1
VCMPGTUH V3, V2, V1
VCMPGTUHCC V3, V2, V1
VCMPGTUW V3, V2, V1
VCMPGTUWCC V3, V2, V1
VCMPGTUD V3, V2, V1
VCMPGTUDCC V3, V2, V1
VCMPGTSB V3, V2, V1
VCMPGTSBCC V3, V2, V1
VCMPGTSH V3, V2, V1
VCMPGTSHCC V3, V2, V1
VCMPGTSW V3, V2, V1
VCMPGTSWCC V3, V2, V1
VCMPGTSD V3, V2, V1
VCMPGTSDCC V3, V2, V1
VCMPNEZB V3, V2, V1
VCMPNEZBCC V3, V2, V1
VCMPNEB V3, V2, V1
VCMPNEBCC V3, V2, V1
VCMPNEH V3, V2, V1
VCMPNEHCC V3, V2, V1
VCMPNEW V3, V2, V1
VCMPNEWCC V3, V2, V1
// Vector permute, VA-form
// <MNEMONIC> VRA,VRB,VRC,VRT produces
// <mnemonic> VRT,VRA,VRB,VRC
VPERM V3, V2, V1, V0
VPERMXOR V3, V2, V1, V0
VPERMR V3, V2, V1, V0
// Vector bit permute, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VBPERMQ V3,V1,V2
VBPERMD V3,V1,V2
// Vector select, VA-form
// <MNEMONIC> VRA,VRB,VRC,VRT produces
// <mnemonic> VRT,VRA,VRB,VRC
VSEL V3, V2, V1, V0
// Vector splat, VX-form with 4-bit UIM field
// <MNEMONIC> UIM,VRB,VRT produces
// <mnemonic> VRT,VRB,UIM
VSPLTB $15, V1, V0
VSPLTH $7, V1, V0
VSPLTW $3, V1, V0
// Vector splat immediate signed, VX-form with 5-bit SIM field
// <MNEMONIC> SIM,VRT produces
// <mnemonic> VRT,SIM
VSPLTISB $31, V4
VSPLTISH $31, V4
VSPLTISW $31, V4
// Vector AES cipher, VX-form
// <MNEMONIC> VRA,VRB,VRT produces
// <mnemonic> VRT,VRA,VRB
VCIPHER V3, V2, V1
VCIPHERLAST V3, V2, V1
VNCIPHER V3, V2, V1
VNCIPHERLAST V3, V2, V1
// Vector AES subbytes, VX-form
// <MNEMONIC> VRA,VRT produces
// <mnemonic> VRT,VRA
VSBOX V2, V1
// Vector SHA, VX-form with ST bit field and 4-bit SIX field
// <MNEMONIC> SIX,VRA,ST,VRT produces
// <mnemonic> VRT,VRA,ST,SIX
VSHASIGMAW $15, V1, $1, V0
VSHASIGMAD $15, V1, $1, V0
// VSX instructions
// Described as:
// <instruction type>, <instruction format>
// <go asm operand order> produces
// <Power ISA operand order>
// VSX load, XX1-form
// <MNEMONIC> (RB)(RA*1),XT produces
// <mnemonic> XT,RA,RB
LXVD2X (R1)(R2*1), VS0
LXVW4X (R1)(R2*1), VS0
LXVH8X (R1)(R2*1), VS0
LXVB16X (R1)(R2*1), VS0
LXVDSX (R1)(R2*1), VS0
LXSDX (R1)(R2*1), VS0
LXSIWAX (R1)(R2*1), VS0
LXSIWZX (R1)(R2*1), VS0
// VSX load with length X-form (also left-justified)
LXVL R3,R4, VS0
LXVLL R3,R4, VS0
LXVX R3,R4, VS0
// VSX load, DQ-form
// <MNEMONIC> DQ(RA), XS produces
// <mnemonic> XS, DQ(RA)
LXV 32752(R1), VS0
// VSX store, XX1-form
// <MNEMONIC> XS,(RB)(RA*1) produces
// <mnemonic> XS,RA,RB
STXVD2X VS63, (R1)(R2*1)
STXVW4X VS63, (R1)(R2*1)
STXVH8X VS63, (R1)(R2*1)
STXVB16X VS63, (R1)(R2*1)
STXSDX VS63, (R1)(R2*1)
STXSIWX VS63, (R1)(R2*1)
// VSX store, DQ-form
// <MNEMONIC> DQ(RA), XS produces
// <mnemonic> XS, DQ(RA)
STXV VS63, -32752(R1)
// VSX store with length, X-form (also left-justified)
STXVL VS0, R3,R4
STXVLL VS0, R3,R4
STXVX VS0, R3,R4
// VSX move from VSR, XX1-form
// <MNEMONIC> XS,RA produces
// <mnemonic> RA,XS
// Extended mnemonics accept VMX and FP registers as sources
MFVSRD VS0, R1
MFVSRWZ VS33, R1
MFVSRLD VS63, R1
MFVRD V0, R1
MFFPRD F0, R1
// VSX move to VSR, XX1-form
// <MNEMONIC> RA,XT produces
// <mnemonic> XT,RA
// Extended mnemonics accept VMX and FP registers as targets
MTVSRD R1, VS0
MTVSRWA R1, VS31
MTVSRWZ R1, VS63
MTVSRDD R1, R2, VS0
MTVSRWS R1, VS32
MTVRD R1, V13
MTFPRD R1, F24
// VSX AND, XX3-form
// <MNEMONIC> XA,XB,XT produces
// <mnemonic> XT,XA,XB
XXLAND VS0,VS1,VS32
XXLANDC VS0,VS1,VS32
XXLEQV VS0,VS1,VS32
XXLNAND VS0,VS1,VS32
// VSX OR, XX3-form
// <MNEMONIC> XA,XB,XT produces
// <mnemonic> XT,XA,XB
XXLORC VS0,VS1,VS32
XXLNOR VS0,VS1,VS32
XXLORQ VS0,VS1,VS32
XXLXOR VS0,VS1,VS32
XXLOR VS0,VS1,VS32
// VSX select, XX4-form
// <MNEMONIC> XA,XB,XC,XT produces
// <mnemonic> XT,XA,XB,XC
XXSEL VS0,VS1,VS3,VS32
// VSX merge, XX3-form
// <MNEMONIC> XA,XB,XT produces
// <mnemonic> XT,XA,XB
XXMRGHW VS0,VS1,VS32
XXMRGLW VS0,VS1,VS32
// VSX splat, XX2-form
// <MNEMONIC> XB,UIM,XT produces
// <mnemonic> XT,XB,UIM
XXSPLTW VS0,$3,VS32
XXSPLTIB $26,VS0
// VSX permute, XX3-form
// <MNEMONIC> XA,XB,XT produces
// <mnemonic> XT,XA,XB
XXPERM VS0,VS1,VS32
// VSX permute, XX3-form
// <MNEMONIC> XA,XB,DM,XT produces
// <mnemonic> XT,XA,XB,DM
XXPERMDI VS0,VS1,$3,VS32
// VSX shift, XX3-form
// <MNEMONIC> XA,XB,SHW,XT produces
// <mnemonic> XT,XA,XB,SHW
XXSLDWI VS0,VS1,$3,VS32
// VSX byte-reverse XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XXBRQ VS0,VS1
XXBRD VS0,VS1
XXBRW VS0,VS1
XXBRH VS0,VS1
// VSX scalar FP-FP conversion, XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XSCVDPSP VS0,VS32
XSCVSPDP VS0,VS32
XSCVDPSPN VS0,VS32
XSCVSPDPN VS0,VS32
// VSX vector FP-FP conversion, XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XVCVDPSP VS0,VS32
XVCVSPDP VS0,VS32
// VSX scalar FP-integer conversion, XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XSCVDPSXDS VS0,VS32
XSCVDPSXWS VS0,VS32
XSCVDPUXDS VS0,VS32
XSCVDPUXWS VS0,VS32
// VSX scalar integer-FP conversion, XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XSCVSXDDP VS0,VS32
XSCVUXDDP VS0,VS32
XSCVSXDSP VS0,VS32
XSCVUXDSP VS0,VS32
// VSX vector FP-integer conversion, XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XVCVDPSXDS VS0,VS32
XVCVDPSXWS VS0,VS32
XVCVDPUXDS VS0,VS32
XVCVDPUXWS VS0,VS32
XVCVSPSXDS VS0,VS32
XVCVSPSXWS VS0,VS32
XVCVSPUXDS VS0,VS32
XVCVSPUXWS VS0,VS32
// VSX scalar integer-FP conversion, XX2-form
// <MNEMONIC> XB,XT produces
// <mnemonic> XT,XB
XVCVSXDDP VS0,VS32
XVCVSXWDP VS0,VS32
XVCVUXDDP VS0,VS32
XVCVUXWDP VS0,VS32
XVCVSXDSP VS0,VS32
XVCVSXWSP VS0,VS32
XVCVUXDSP VS0,VS32
XVCVUXWSP VS0,VS32
// Multiply-Add High Doubleword
// <MNEMONIC> RA,RB,RC,RT produces
// <mnemonic> RT,RA,RB,RC
MADDHD R1,R2,R3,R4
MADDHDU R1,R2,R3,R4
// Add Extended using alternate carry bit
// ADDEX RA,RB,CY,RT produces
// addex RT, RA, RB, CY
ADDEX R1, R2, $0, R3
// Immediate-shifted operations
// ADDIS SI, RA, RT produces
// addis RT, RA, SI
ADDIS $8, R3, R4
ADDIS $-1, R3, R4
// ANDISCC UI, RS, RA produces
// andis. RA, RS, UI
ANDISCC $7, R4, R5
// ORIS UI, RS, RA produces
// oris RA, RS, UI
ORIS $4, R2, R3
// XORIS UI, RS, RA produces
// xoris RA, RS, UI
XORIS $1, R1, R2
//
// NOP
//
// LNOP comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
NOP
// LNOP rreg comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
NOP R2
// LNOP freg comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
NOP F2
// LNOP ',' rreg // asm doesn't support the leading comma.
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
NOP R2
// LNOP ',' freg // asm doesn't support the leading comma.
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
NOP F2
// LNOP imm // SYSCALL $num: load $num to R0 before syscall and restore R0 to 0 afterwards.
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
NOP $4
// RET
//
// LRETRN comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
BEQ 2(PC)
RET
// More BR/BL cases, and canonical names JMP, CALL.
BEQ 2(PC)
BR foo(SB) // JMP foo(SB)
BL foo(SB) // CALL foo(SB)
BEQ 2(PC)
JMP foo(SB)
CALL foo(SB)
RET foo(SB)
// load-and-reserve
// L*AR (RB)(RA*1),EH,RT produces
// l*arx RT,RA,RB,EH
//
// Extended forms also accepted. Assumes RA=0, EH=0:
// L*AR (RB),RT
// L*AR (RB),EH,RT
LBAR (R4)(R3*1), $1, R5
LBAR (R4), $0, R5
LBAR (R3), R5
LHAR (R4)(R3*1), $1, R5
LHAR (R4), $0, R5
LHAR (R3), R5
LWAR (R4)(R3*1), $1, R5
LWAR (R4), $0, R5
LWAR (R3), R5
LDAR (R4)(R3*1), $1, R5
LDAR (R4), $0, R5
LDAR (R3), R5
// END
//
// LEND comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
END
|