1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
331
332
333
334
335
336
337
338
339
340
341
342
343
344
345
346
347
348
349
350
351
352
353
354
355
356
357
358
359
360
361
362
363
364
365
366
367
368
369
370
371
372
373
374
375
376
377
378
379
380
381
382
383
384
385
386
387
388
389
390
391
392
393
394
395
396
397
398
399
400
401
402
403
404
405
406
407
408
409
410
411
412
413
414
415
416
417
418
419
420
421
422
423
424
425
426
427
428
429
430
431
432
433
434
435
436
437
438
439
440
441
442
443
444
445
446
447
448
449
450
451
452
453
454
455
456
457
458
459
460
461
462
463
464
465
466
467
468
469
470
471
472
473
474
475
476
477
478
479
480
481
482
483
484
485
486
487
488
489
490
491
492
493
494
495
496
497
498
499
500
501
502
503
504
505
506
507
508
509
510
511
512
513
514
515
516
517
518
519
520
521
522
523
524
525
526
527
528
529
530
531
532
533
534
535
536
537
538
539
540
541
542
543
544
545
546
547
548
549
550
551
552
553
554
555
556
557
558
559
560
561
562
563
564
565
566
567
568
569
570
571
572
573
574
575
576
577
578
579
580
581
582
583
584
585
586
587
588
589
590
591
592
593
594
595
596
597
598
599
600
601
602
603
604
605
606
607
608
609
610
611
612
613
614
615
616
617
618
619
620
621
622
623
624
625
626
627
628
629
630
631
632
633
634
635
636
637
638
639
640
641
642
643
644
645
646
647
648
649
650
651
652
653
654
655
656
657
658
659
660
661
662
663
664
665
666
667
668
669
670
671
672
673
674
675
676
677
678
679
680
681
682
683
684
685
686
687
688
689
690
691
692
693
694
695
696
697
698
699
700
701
702
703
704
705
706
707
708
709
|
// This input was created by taking the instruction productions in
// the old assembler's (9a's) grammar and hand-writing one complete
// instruction for each rule, to guarantee we cover the same space.
TEXT foo(SB),0,$0
//inst:
//
// load ints and bytes
//
// LMOVW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, R2
// LMOVW addr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW foo<>+3(SB), R2
MOVW 16(R1), R2
// LMOVW regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW (R1), R2
MOVW (R1+R2), R3
// LMOVB rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, R2
// LMOVB addr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB foo<>+3(SB), R2
MOVB 16(R1), R2
// LMOVB regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB (R1), R2
MOVB (R1+R2), R3
//
// load floats
//
// LFMOV addr ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD foo<>+3(SB), F2
FMOVD 16(R1), F2
// LFMOV regaddr ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD (R1), F2
// LFMOV fimm ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD $0.1, F2
// LFMOV freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F1, F2
// LFMOV freg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F2, foo<>+3(SB)
FMOVD F2, 16(R1)
// LFMOV freg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F2, (R1)
//
// store ints and bytes
//
// LMOVW rreg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, foo<>+3(SB)
MOVW R1, 16(R2)
// LMOVW rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, (R1)
MOVW R1, (R2+R3)
// LMOVB rreg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB R1, foo<>+3(SB)
MOVB R1, 16(R2)
// LMOVB rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVB R1, (R1)
MOVB R1, (R2+R3)
//
// store floats
//
// LMOVW freg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F1, foo<>+3(SB)
FMOVD F1, 16(R2)
// LMOVW freg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
FMOVD F1, (R1)
//
// floating point status
//
// LMOVW fpscr ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL FPSCR, F1
// LMOVW freg ',' fpscr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL F1, FPSCR
// LMOVW freg ',' imm ',' fpscr
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
MOVFL F1, $4, FPSCR
// LMOVW fpscr ',' creg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL FPSCR, CR0
// LMTFSB imm ',' con
// {
// outcode(int($1), &$2, int($4), &nullgen);
// }
//TODO 9a doesn't work MTFSB0 $4, 4
//
// field moves (mtcrf)
//
// LMOVW rreg ',' imm ',' lcr
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
// TODO 9a doesn't work MOVFL R1,$4,CR
// LMOVW rreg ',' creg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, CR1
// LMOVW rreg ',' lcr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, CR
//
// integer operations
// logical instructions
// shift instructions
// unary instructions
//
// LADDW rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
ADD R1, R2, R3
// LADDW imm ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
ADD $1, R2, R3
// LADDW rreg ',' imm ',' rreg
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
//TODO 9a trouble ADD R1, $2, R3 maybe swap rreg and imm
// LADDW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
ADD R1, R2
// LADDW imm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
ADD $4, R1
// LLOGW rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
ADDE R1, R2, R3
// LLOGW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
ADDE R1, R2
// LSHW rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
SLW R1, R2, R3
// LSHW rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
SLW R1, R2
// LSHW imm ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
SLW $4, R1, R2
// LSHW imm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
SLW $4, R1
// LABS rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
SLW $4, R1
// LABS rreg
// {
// outcode(int($1), &$2, 0, &$2);
// }
SUBME R1
//
// multiply-accumulate
//
// LMA rreg ',' sreg ',' rreg
// {
// outcode(int($1), &$2, int($4), &$6);
// }
//TODO this instruction is undefined in lex.go LMA R1, R2, R3 NOT SUPPORTED (called MAC)
//
// move immediate: macro for cau+or, addi, addis, and other combinations
//
// LMOVW imm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW $1, R1
// LMOVW ximm ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW $1, R1
MOVW $foo(SB), R1
// condition register operations
//
// LCROP cbit ',' cbit
// {
// outcode(int($1), &$2, int($4.Reg), &$4);
// }
//TODO 9a trouble CREQV 1, 2 delete? liblink encodes like a divide (maybe wrong too)
// LCROP cbit ',' con ',' cbit
// {
// outcode(int($1), &$2, int($4), &$6);
// }
//TODO 9a trouble CREQV 1, 2, 3
//
// condition register moves
// move from machine state register
//
// LMOVW creg ',' creg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVFL CR0, CR1
// LMOVW psr ',' creg // TODO: should psr should be fpscr
// {
// outcode(int($1), &$2, 0, &$4);
// }
//TODO 9a trouble MOVW FPSCR, CR1
// LMOVW lcr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW CR, R1
// LMOVW psr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW SPR(0), R1
MOVW SPR(7), R1
// LMOVW xlreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW LR, R1
MOVW CTR, R1
// LMOVW rreg ',' xlreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, LR
MOVW R1, CTR
// LMOVW creg ',' psr // TODO doesn't exist
// {
// outcode(int($1), &$2, 0, &$4);
// }
//TODO 9a trouble MOVW CR1, SPR(7)
// LMOVW rreg ',' psr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVW R1, SPR(7)
//
// branch, branch conditional
// branch conditional register
// branch conditional to count register
//
// LBRA rel
// {
// outcode(int($1), &nullgen, 0, &$2);
// }
label0:
BR 1(PC)
BR label0+0
// LBRA addr
// {
// outcode(int($1), &nullgen, 0, &$2);
// }
BR 4(R1)
BR foo+0(SB)
// LBRA '(' xlreg ')'
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
BR (CTR)
// LBRA ',' rel // asm doesn't support the leading comma
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
// LBRA ',' addr // asm doesn't support the leading comma
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
// LBRA ',' '(' xlreg ')' // asm doesn't support the leading comma
// {
// outcode(int($1), &nullgen, 0, &$4);
// }
// LBRA creg ',' rel
// {
// outcode(int($1), &$2, 0, &$4);
// }
label1:
BEQ CR1, 1(PC)
BEQ CR1, label1
// LBRA creg ',' addr // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &$2, 0, &$4);
// }
// LBRA creg ',' '(' xlreg ')' // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &$2, 0, &$5);
// }
// LBRA con ',' rel // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &nullgen, int($2), &$4);
// }
// LBRA con ',' addr // TODO DOES NOT WORK in 9a
// {
// outcode(int($1), &nullgen, int($2), &$4);
// }
// LBRA con ',' '(' xlreg ')'
// {
// outcode(int($1), &nullgen, int($2), &$5);
// }
BC 4, (CTR)
// LBRA con ',' con ',' rel
// {
// var g obj.Addr
// g = nullgen;
// g.Type = obj.TYPE_CONST;
// g.Offset = $2;
// outcode(int($1), &g, int(REG_R0+$4), &$6);
// }
BC 3, 4, label1
// LBRA con ',' con ',' addr // TODO mystery
// {
// var g obj.Addr
// g = nullgen;
// g.Type = obj.TYPE_CONST;
// g.Offset = $2;
// outcode(int($1), &g, int(REG_R0+$4), &$6);
// }
//TODO 9a trouble BC 3, 3, 4(R1)
// LBRA con ',' con ',' '(' xlreg ')'
// {
// var g obj.Addr
// g = nullgen;
// g.Type = obj.TYPE_CONST;
// g.Offset = $2;
// outcode(int($1), &g, int(REG_R0+$4), &$7);
// }
BC 3, 3, (LR)
//
// conditional trap // TODO NOT DEFINED
// TODO these instructions are not in lex.go
//
// LTRAP rreg ',' sreg
// {
// outcode(int($1), &$2, int($4), &nullgen);
// }
// LTRAP imm ',' sreg
// {
// outcode(int($1), &$2, int($4), &nullgen);
// }
// LTRAP rreg comma
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
// LTRAP comma
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
//
// floating point operate
//
// LFCONV freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FABS F1, F2
// LFADD freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FADD F1, F2
// LFADD freg ',' freg ',' freg
// {
// outcode(int($1), &$2, int($4.Reg), &$6);
// }
FADD F1, F2, F3
// LFMA freg ',' freg ',' freg ',' freg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
FMADD F1, F2, F3, F4
// LFCMP freg ',' freg
// {
// outcode(int($1), &$2, 0, &$4);
// }
FCMPU F1, F2
// LFCMP freg ',' freg ',' creg
// {
// outcode(int($1), &$2, int($6.Reg), &$4);
// }
FCMPU F1, F2, CR0
//
// CMP
//
// LCMP rreg ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
CMP R1, R2
// LCMP rreg ',' imm
// {
// outcode(int($1), &$2, 0, &$4);
// }
CMP R1, $4
// LCMP rreg ',' rreg ',' creg
// {
// outcode(int($1), &$2, int($6.Reg), &$4);
// }
CMP R1, R2, CR0
// LCMP rreg ',' imm ',' creg
// {
// outcode(int($1), &$2, int($6.Reg), &$4);
// }
CMP R1, $4, CR0
//
// rotate and mask
//
// LRLWM imm ',' rreg ',' imm ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLDC $4, R1, $5, R2
// LRLWM imm ',' rreg ',' mask ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLDC $26, R1, 4, 5, R2
// LRLWM rreg ',' rreg ',' imm ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLDC R1, R2, $4, R3
// LRLWM rreg ',' rreg ',' mask ',' rreg
// {
// outgcode(int($1), &$2, int($4.Reg), &$6, &$8);
// }
RLWMI R1, R2, 4, 5, R3
//
// load/store multiple
//
// LMOVMW addr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVMW foo+0(SB), R2
MOVMW 4(R1), R2
// LMOVMW rreg ',' addr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVMW R1, foo+0(SB)
MOVMW R1, 4(R2)
//
// various indexed load/store
// indexed unary (eg, cache clear)
//
// LXLD regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
LSW (R1), R2
LSW (R1+R2), R3
// LXLD regaddr ',' imm ',' rreg
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
LSW (R1), $1, R2
LSW (R1+R2), $1, R3
// LXST rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
STSW R1, (R2)
STSW R1, (R2+R3)
// LXST rreg ',' imm ',' regaddr
// {
// outgcode(int($1), &$2, 0, &$4, &$6);
// }
STSW R1, $1, (R2)
STSW R1, $1, (R2+R3)
// LXMV regaddr ',' rreg
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVHBR (R1), R2
MOVHBR (R1+R2), R3
// LXMV rreg ',' regaddr
// {
// outcode(int($1), &$2, 0, &$4);
// }
MOVHBR R1, (R2)
MOVHBR R1, (R2+R3)
// LXOP regaddr
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
DCBF (R1)
DCBF (R1+R2)
//
// NOP
//
// LNOP comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
NOP
// LNOP rreg comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
NOP R2
// LNOP freg comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
NOP F2
// LNOP ',' rreg // asm doesn't support the leading comma.
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
NOP R2
// LNOP ',' freg // asm doesn't support the leading comma.
// {
// outcode(int($1), &nullgen, 0, &$3);
// }
NOP F2
// LNOP imm // SYSCALL $num: load $num to R0 before syscall and restore R0 to 0 afterwards.
// {
// outcode(int($1), &$2, 0, &nullgen);
// }
NOP $4
// RETURN
//
// LRETRN comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
RETURN
// END
//
// LEND comma // asm doesn't support the trailing comma.
// {
// outcode(int($1), &nullgen, 0, &nullgen);
// }
END
|
